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双二进制信号论文提纲

2022-11-11 14:14 687 浏览

基于双二进制信号的高速串行通信接收电路设计


摘要:随着大数据及5G通信时代的到来,人们对更高效、更安全的数据传输的需求不断增加。先进的半导体工艺及电路结构可大幅提高SerDes收发机的信号处理速率,而高速串行通信链路之间的有限带宽信道成为制约数据传输速率的瓶颈。因此,多电平信号技术相对于NRZ信号对带宽需求较小的优势被展现出来。其中,双二进制信号(duo-binary,DB)可以在不大幅恶化信噪比的条件下减小对带宽的需求,因此有着广泛的研究价值。本文采用ADS对基于NRZ,PAM4和DB信号的高速串行通信的特性进行建模,重点分析多电平信号传输的优越性。在此基础上,利用130nm SiGe BiCMOS工艺完成了基于双二进制信号的高速串行通信接收电路的设计,主要包括连续时间线性均衡(CTLE),电平移位限幅放大电路(level-shifting limiting amplifier,LSLA),及异或门解码电路等模块。CTLE电路采用发射极电容退化技术实现高频滤波特性来消除接收DB信号中的码间干扰。LSLA电路中用电平移位电路将均衡后的DB信号的上、下两个“眼睛”的中心电平分别移位至零电平处,并对其进行限幅放大,且用两级电平移位电路来避免限幅放大后的信号出现码元宽度失真问题。最后利用XOR的解码功能将信号解码为原来的NRZ信号。本文完成了接收电路的版图设计和后仿真,版图面积为(包括焊盘)0.716mm×0.489mm=0.350mm~2,在2.5V电源电压下的功耗为280mW。后仿真结果表明,本文设计的基于双二进制信号的高速串行接收电路能够将接收到20Gb/s的带有码间干扰的DB信号均衡至眼图水平张开度达0.7UI,并最终转换为眼图张开度达0.6UI的NRZ信号。 

关键词:双二进制信号;


文章目录

摘要

Abstract

第1章 绪论

    1.1 研究背景及意义

    1.2 国内外研究现状

    1.3 论文主要内容与结构安排

第2章 高速串行通信基础

    2.1 信道的非理想特性

        2.1.1 频率相关损耗

        2.1.2 反射

        2.1.3 串扰

        2.1.4 噪声

        2.1.5 码间干扰

    2.2 通信系统的性能指标

        2.2.1 眼图

        2.2.2 误码率

    2.3 均衡原理与分类

        2.3.1 频域均衡

        2.3.2 时域均衡

        2.3.3 均衡器的分类

    2.4 本章小结

第3章 多电平信号技术及高速串行链路建模仿真

    3.1 信号技术

        3.1.1 NRZ与PAM-4信号

        3.1.2 双二进制信号

        3.1.3 NRZ,PAM4和DB信号的功率谱比较

    3.2 NRZ和PAM4信号应用于高速串行链路

        3.2.1 基于NRZ和PAM4信号的高速串行链路ADS建模

        3.2.2 建模仿真结果与分析

    3.3 基于双二进制信号的高速串行通信链路

        3.3.1 部分响应均衡器

        3.3.2 部分响应均衡的ADS建模仿真

    3.4 本章小结

第4章 基于双二进制信号的高速串行通信接收电路设计

    4.1 接收电路实现方案

        4.1.1 伪数字/伪模拟方案

        4.1.2 无阈值参考电压带负反馈环路的实现方案

        4.1.3 带眼图分离功能的实现方案

    4.2 电路设计基础

        4.2.1 SiGeBiCMOS工艺简介

        4.2.2 差分对电路

        4.2.3 偏置电流密度的选择

    4.3 DB信号接收电路设计

        4.3.1 接收信号的产生

        4.3.2 CTLE设计

        4.3.3 电平移位限幅放大级

        4.3.4 异或电路

        4.3.5 输出缓冲电路

        4.3.6 系统前仿真

    4.4 本章小结

第5章 基于双二进制信号的高速串行通信接收电路版图设计

    5.1 集成电路版图设计基本技术

        5.1.1 叉指晶体管

        5.1.2 三极管的版图选取

        5.1.3 电源线、地线分布

        5.1.4 匹配与对称性

        5.1.5 寄生电容

    5.2 版图设计

        5.2.1 版图设计基本流程

        5.2.2 版图设计

        5.2.3 系统后仿真

    5.3 芯片测试方案

    5.4 本章小结

第6章 总结与展望

参考文献


[1]12.5Gb/s SerDes接收机系统以及高速低功耗分接器关键技术研究[D]. 潘敏.东南大学 2015

[2]高速SERDES接口芯片设计关键技术研究[D]. 韦雪明.电子科技大学 2012


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